新しい JEDEC 標準 JESD209-2E では、さらに劇的に改訂された低電力 DDR インターフェイスが定義されています。 DDR1 または DDR2 SDRAM とは互換性がなく、

• LPDDR2-S2: 2n プリフェッチ メモリ (DDR1 と同様)、
• LPDDR2-S4: 4n プリフェッチ メモリ (DDR2 と同様)、
• LPDDR2-N: NAND フラッシュ (不揮発) メモリに対応します。

低消費電力状態は、基本的な LPDDR と同様で、いくつかのパーシャル アレイ リフレッシュ オプションが追加されています。

タイミング パラメーターは、LPDDR-200 ～ LPDDR-1066 (クロック周波数 100 ～ 533 MHz) で規定されます。 コマンドは、プリチャージとバーストターミネイトのオペコードを再割り当てする以外は、通常の SDRAM と同様です。

。

リフレッシュSxのみ）

LPDDR2/LPDDR3 コマンドのエンコーディング

CK		CA0 (RAS)	CA1 (Cas)	CA2 (We)	CA3	CA4	CA5	CA6	CA7	CA8	CA9		Operation
		H	H	-nop
↘		–
		h	l	hH	–					Precharge all banks
↘		–
		h	l	h	l	–		ba0	ba1	ba2プリチャージ1バンク
↘		–												H	L	H	A30	A31	A32	BA0	BA1	BA2	Preactive （LPDDR2-）	A30	A31	A32	BA0	BA1	Preactive>（プレアクティブNのみ）
↘		A20	A21	A22	A23	A24	A25	A26	A27	A28	A29
		H	L	L-	バースト終了
↘		–												H	L	H	reserved		C1	C2	BA0	BA1	BA2	Read (AP=auto-Auto-)プリチャージ）
↘		AP	C3	C5	C6	C7	C8	C9	C10	C11
		H	L	reserved		C1	C2	BA0	BA1	BA2	ライト （AP=auto-writeプリチャージ）
↘		AP	C3	C4	C5	C6	C7	C8	C9	C10			C11
C11
		L	H	R8	R9	R10	R11	R12	BA0	BA1	BA2		アクティベート （R0-14=行数 アドレス）
↘		R0	R1	R2	R3	R4	R5	R6	R7	R13	R14
R14
		L	H	A15	A16	A17	A18	A19	BA0	BA1	BA2		Activate (LPDDR2-Q)Nのみ）
↘		A5	A6	A7	A8	A9	A10	A11	A12	A13	A14
		L	H	–						Refresh all banks （LPDDR2->） L
↘		–
		L	H	L	–						1バンクリフレッシュ （ラウンド-ラウンド-ラウンドロビンアドレッシング）
↘		–
		L	L	L	H	MA0	MA1	MA2	MA3	MA4	MA5		モードレジスタリード （MA0-7=アドレス）
↘＜5789		MA6	MA7	–
		L	LL	L	MA0	MA1	MA2	MA3	MA4	MA5	モードレジスタライト （OP0-7=Data）
↘		MA6	MA7	OP0	OP1	OP2	OP3	OP4	OP5	OP6			OP7

カラムアドレスビットC0は、転送されることはありません。 であり、ゼロであると仮定されます。 4420>

LPDDR2 には、アクティブ ローのチップ セレクト (ハイの場合、すべてが NOP) とクロック イネーブル CKE 信号もあり、これらは SDRAM のように動作します。 また、SDRAM と同様に、CKE が最初にドロップされるサイクルで送信されるコマンドによって、パワーダウン状態が選択されます。

• チップがアクティブである場合、その場でフリーズします。
• コマンドが NOP (CS low または CA0-2 = HHH) である場合、チップがアイドル状態です。
• コマンドがリフレッシュコマンド（CA0-2 = LLH）の場合、チップはセルフリフレッシュ状態になります。
• コマンドがバーストターミネイト（CA0-2 = HHL）の場合、チップは深いパワーダウンの状態になります。 (離脱時にはフルリセットシーケンスが必要です。)

モードレジスタは従来のSDRAMに比べて大幅に拡張されており、8ビットのアドレス空間を持ち、読み出しも可能です。 4420>

4Gビット未満のS2デバイスと1Gビット未満のS4デバイスは、4つのバンクしかありません。

不揮発性メモリデバイスは、リフレッシュコマンドを使用せず、プリチャージコマンドをアドレスビットA20以上の転送に再割り当てしています。 下位ビット（A19以下）は、続くActivateコマンドで転送されます。 これにより、メモリアレイから選択された行が4または8（BAビットで選択）の行データバッファのいずれかに転送され、Readコマンドで読み出すことができるようになります。 DRAMとは異なり、バンクアドレスビットはメモリアドレスの一部ではないので、どのアドレスでもどの行データバッファに転送することができます。 行データ・バッファの長さは、メモリの種類によって、32バイトから4096バイトまでとなります。 32 バイトより大きい行は、Activate コマンドの低次アドレス・ビットの一部を無視します。 4096バイトより小さい行は、Readコマンドの高位アドレス・ビットのいくつかを無視します。

不揮発性メモリは、行データ・バッファへのWriteコマンドをサポートしません。 その代わり、特別なアドレス領域にある一連の制御レジスタが読み取りと書き込みコマンドをサポートし、メモリ アレイの消去と書き込みに使用できます。

LP-DDR3Edit

2012年5月に、JEDEC は JESD209-3 Low Power Memory Device 規格を発表しました。 LPDDR2と比較して、LPDDR3は、より高いデータレート、より高い帯域幅と電力効率、およびより高いメモリ密度を提供します。 LPDDR3 は 1600 MT/s のデータレートを達成し、ライトレベリング、コマンド/アドレストレーニング、オプションのオンダイターミネーション（ODT）、低 I/O キャパシタンスといった主要な新技術を利用しています。 LPDDR3 は、パッケージ オン パッケージ (PoP) とディスクリート パッケージの両方をサポートします。

コマンド エンコーディングは LPDDR2 と同じで、10 ビット ダブル データ レートの CA バスを使用します。 しかし、この規格は 8n-prefetch DRAM のみを指定し、フラッシュ メモリ コマンドは含まれていません。

LPDDR3 を使用する製品には、2013 MacBook Air、iPhone 5S、iPhone 6、Nexus 10、Samsung Galaxy S4 (GT-I9500) および Microsoft Surface Pro 3 が含まれています。 LPDDR3は2013年に主流となり、800 MHz DDR（1600 MT/s）で動作し、2011年のPC3-12800ノートブック用メモリ（帯域幅12.8 GB/s）に匹敵する帯域幅を提供します。 この帯域幅を実現するためには、コントローラにデュアルチャネルメモリを実装する必要があります。 たとえば、Exynos 5 Dual や 5 Octa がそうです。

LPDDR3e と呼ばれる仕様の「強化」バージョンでは、データレートが 2133 MT/s まで増加します。 Samsung Electronics は、最大 2133 MT/s のデータ転送が可能な 4 ギガビットの 20nm クラス LPDDR3 モジュールを初めて発表したが、これは 800 MT/s の性能しか持たない古い LPDDR2 に比べて 2 倍以上の性能である。 各メーカーのさまざまなSoCも、800 MHz LPDDR3 RAMをネイティブでサポートしています。 4420>

LP-DDR4Edit

2012年3月14日、JEDEC は会議を開催し、将来のモバイル機器の要件が LPDDR4 などの今後の標準をどのように推進するかを調査しました。 2013年12月30日、Samsungは、3,200 MT/sでデータを伝送できる20nmクラスの8ギビット（1GiB）LPDDR4を初めて開発したと発表し、最速のLPDDR3より50％高い性能を実現し、1.1ボルトで約40％少ない消費電力となった

JEDEC 2014年8月25日に「JESD209-4 LPDDR4 Low Power Memory Device Standard」を発表した。

重要な変更点は以下の通りです。

• インターフェース速度の倍増、およびI/O規格を低電圧スイング終端ロジック（LVSTL）に変更
• 内部プリフェッチサイズの倍増など、それに伴う多数の電気的変更点。 10 ビット DDR コマンド/アドレス バスから 6 ビット SDR バスへの変更
• 1 つの 32 ビット幅バスから 2 つの独立した 16 ビット幅バスへの変更
• セルフリフレッシュは CKE ラインで制御するのではなく、専用コマンドで有効にします

規格では、パッケージあたり最大 2 つのダイにそれぞれ接続する、独立した 16 ビット アクセス チャネルを 2 つ含む SDRAM パッケージが規定されています。 各チャネルは 16 データビット幅で、独自の制御/アドレスピンを持ち、8 バンクの DRAM にアクセスすることが可能です。 したがって、パッケージは次の 3 つの方法で接続できます。

• データ ラインと制御は 16 ビット データ バスに並列接続し、チップ セレクトのみチャネルごとに独立して接続します。
• 32 ビット幅のデータ・バスの半分に接続し、チップ・セレクトを含むコントロール・ラインを並列に接続

各ダイは 4、6、8、12 または 16 ジビットのメモリを提供し、各チャネルに半分ずつ接続します。 したがって、各バンクはデバイスサイズの16分の1です。 これは、16384ビット（2048バイト）行の適切な数（16Ki～64Ki）に編成されます。 24 および 32 ジビットへの拡張が計画されていますが、行数、幅、バンク数のいずれを増やすかは未定です。

倍幅（4 チャネル）およびチャネルのペアごとに最大 4 つのダイ（パッケージあたり合計 8 ダイ）を提供するより大きいパッケージも定義されています。 バーストは 64 ビット境界で開始しなければなりません。

以前の規格よりもクロック周波数が高く、最小バースト長が長いので、コマンド/アドレス バスがボトルネックになることなく、制御信号をより高度に多重化することが可能です。 LPDDR4では、制御ラインとアドレス・ラインを6ビットのシングル・データ・レートのCAバスに多重化します。 コマンドには 2 クロックサイクルが必要で、アドレスをエンコードする操作 (例: 列のアクティブ化、列の読み取りまたは書き込み) には 2 つのコマンドを必要とします。 例えば、アイドル状態のチップから読み出しを要求するには、4つのコマンドで8クロックサイクルが必要です。 Activate-1, Activate-2, Read, CAS-2.

チップセレクトライン（CS）は、アクティブハイです。 コマンドの最初のサイクルは、チップ セレクトがハイであることで識別され、2 番目のサイクルではローになります。151

第1サイクル（CS=H） 第2サイクル（CS=L） 操作 CA5 ca4 ca3 ca2 ca1 ca0 ca5 ca4 ca3 ca2 ca1 ca0 L L L – 動作なし H L L L 0 OP4 OP3 OP2 OP1 1 多機能汎用コマンド AB H L L –

。

BA2 BA1 BA0 プリチャージ（AB=全バンク） AB L H

。

L L – BA2 BA0 リフレッシュ (AB=All) 銀行） – H H L L – Self-

L L L

L L BL L H LL AP C9 – BA2 BA1 BA0 ライトニング1 (+CAS-))2) – H L H L – Selfrefresh exit 0 L H L AP C9 – BA2 BA1 BA0 マスク付き書き込みー1 (+CAS-2) – H H L – （予約） BL L L H L AP C9 – BA2 BA1 BA0 リード-。1 (+CAS-2) c8 h l lc7 c6 c5 c4 c3 c2 cas-> c2 – H L – （予約品） OP7 L L H L MA5 MA3 MA2 MA1 MA0 モードレジスタ書き込みー1と-2
MA=アドレス。 OP=Data OP6 H L H Lop5 op4 op3 op2 op1 op0 op2 op1 op2 op3 op4 – L H H L MA5 MA4 MA3 MA2 MA1 MA0 モードレジスタ読み（+CAS-）の場合。2) – H H L – （予約） R15 R14 R13 R12 L H R11 R10 R16 BA2 BA1 BA0 activate-…1 と -2 R9 R8 R7 R6 H HR5 R4 R3 R2 R1 R0

The CAS- …2 コマンドは、データバスを介して転送を行うすべてのコマンドの後半として使用されます。 であり、下位のカラムアドレスビットを提供する。

• 読み出しコマンドは、4の倍数のカラム・アドレスで開始する必要があり、非ゼロのC0またはC1アドレス・ビットをメモリに伝達するための規定はありません。
• ライト・コマンドは、16の倍数であるカラム・アドレスから開始しなければならず、ライト・コマンドではC2およびC3はゼロでなければなりません。

バースト長は、16、32、または読み取りおよび書き込み動作のBLビットで動的に選択できるように構成できます。

1つのDMI（データ・マスク／反転）信号は、各8データ回線に関連付けられ、データ転送中にハイに駆動するビット数を最小限にするために使用することができます。 Highのとき、他の8ビットは送信側と受信側の両方で補完されます。 バイトに5ビット以上の1ビットが含まれる場合、DMI信号は3本以下のデータラインと共にハイに駆動することができます。 信号線は Low で終端されるため、消費電力を削減できます。

(DMI を使用して、転送ごとにトグルするデータ線の数を最大 4 本に制限する別の使用法では、クロストークを最小限に抑えることができます。)

(DMI を使用して、転送ごとにトグルするデータ線の数を最大 4 本に制限する別の使用法では、クロストークを最小限に抑えることができます。) これは、書き込み時にメモリ コントローラーによって使用されるかもしれませんが、メモリ デバイスではサポートされていません。)

データ バスの反転は、読み取りと書き込みで別々に有効にすることができます。

• DBI on writes が無効の場合、DMI のハイレベルは、対応するデータ バイトが無視され、書き込まれないことを示します
• DBI on writes が有効の場合、5 ビット以上設定されているデータ バイトと組み合わせた DMI のローレベルは、無視して書き込むべきデータ バイトであることを示します。

LPDDR4 には、隣接する行の「ロー ハンマー」による破損を回避するための「ターゲット行リフレッシュ」メカニズムも含まれています。 3 つのアクティブ/プリチャージ シーケンスの特別なシーケンスにより、デバイスが指定したしきい値 (リフレッシュ サイクルあたり 200,000 ～ 700,000) より頻繁にアクティブになった行が指定されます。 内部的には、デバイスは activate コマンドで指定された行ではなく、物理的に隣接する行をリフレッシュする。:153-54

LP-DDR4XEdit

Samsung Semiconductor は LPDDR4X と呼ばれる LPDDR4 変種を提案しました。 2017年1月9日、SK Hynixは8GiBと16GiBのLPDDR4Xパッケージを発表した。 JEDECは2017年3月8日にLPDDR4Xの規格を発表した。 電圧の低下以外にも、小型アプリケーション向けのシングルチャンネル・ダイ・オプション、新しいMCP、PoP、IoTパッケージ、最高速度グレード4266MT/sの追加定義とタイミングの改善などが追加されています。

LP-DDR5Edit

2019年2月19日、JEDECはJESD209-5「LPDDR5（Low Power Double Data Rate 5）」の規格を発表しました。

サムスンは2018年7月にLP-DDR5チップのワーキングプロトタイプがあると発表しています。 LPDDR5では、以下の変更が導入されます：

• データ転送速度が6400MT/sに増加します。
• 差動クロックを採用
• プリフェッチは再び2倍にならず、16nのまま
• バンク数は16に増え、DDR4と同様の4バンクグループに分割
• 省電力が改善された。
  • Data-Copy および Write-X (all one or all zero) コマンドによるデータ転送量の減少
  • Dynamic frequency and voltage scaling
• WCK & Read Strobe (RDQS) という新しいクロックアーキテクチャ

  Intel Tiger Lake および Snapdragon 888 メモリコントローラで LPDDR5 をサポートします。