Latches são elementos básicos de armazenamento que operam com níveis de sinal (em vez de transições de sinal). Travas controladas por uma transição de relógio são relógios de pulso de disparo. As travas são dispositivos sensíveis ao nível. As travas são úteis para o projeto do circuito sequencial assíncrono.

SR (Set-Reset) Latch – Latch SR Latch é um circuito com:
(i) 2 portas NOR cruzadas ou 2 portas NAND cruzadas.
(ii) 2 entradas S para SET e R para RESET.
(iii) 2 saídas Q, Q’.

Q	Q’	ESTADO
1	0	Set
0	1	Reset

Em condições normais, ambas as entradas permanecem 0. O seguinte é o trinco RS com portas NAND:

Case-1: S’=R’=1 (S=R=0) –
Se Q = 1, Q e R’ inputs para a 2ª porta NAND são ambos 1.
Se Q = 0, entradas Q e R’ para a 2ª porta NAND são 0 e 1 respectivamente.

Case-2: S’=0, R’=1 (S=1, R=0) –
As S’=0, a saída da 1ª porta NAND, Q = 1(SET state). Na 2ª porta NAND, como entradas Q e R’ são 1, Q’=0.

Case-3: S’= 1, R’= 0 (S=0, R=1) –
As R’=0, a saída da 2ª porta NAND, Q’ = 1. Na 1ª porta NAND, como entradas Q e S’ são 1, Q=0(RESET state).

Case-4: S’= R’= 0 (S=R=1) –
Quando S=R=1, tanto Q como Q’ se tornam 1, o que não é permitido. Portanto, a condição de entrada é proibida.

A trava SR usando a porta NOR é mostrada abaixo:

A trava SR fechada –
A trava SR fechada é uma trava SR com habilitação de entrada que funciona quando habilitada é 1 e retém o estado anterior quando habilitada é 0.

Travamento D D –
Travamento D é similar ao travamento SR com algumas modificações feitas. Aqui, as entradas são complementos umas das outras. O desenho do trinco D com sinal de Habilitação é dado abaixo:

A tabela da verdade para o trinco D-Latch é mostrada abaixo:

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Enable	D	Q(n)	Q(n+1)	Q(n+1)	STATE
1	0	x	0	0	RESET
1	1	x	1	SET
0	x	x	Q(n)		Sem mudança

Como a saída é a mesma que a entrada D, O trinco D também é chamado de Trinco Transparente. Considerando a tabela da verdade, a equação característica para o trinco D com entrada habilitada pode ser dada como:

Q(n+1) = EN.D + EN'.Q(n)